GPU 架构案例

ARM Mali G71 Bifrost（2016）

• 定位：手机、平板、电视；2015 年出货 7.5 亿颗 Mali GPU。电池供电，能效比性能更重要，所以全部 Mali 都是 sort-middle（分块架构），帧缓冲访问留在片上。
• 结构：最多 32 个统一着色引擎（ARM 称 shader core），每个含 3 个 SIMD 宽度为 4 的执行引擎，共 12 个 lane，quad 相当于 warp；每引擎至少 256 个线程在飞以隐藏延迟。FP16 性能最高 2 倍；寄存器旁路（结果只供下一条指令使用时不访问寄存器文件）省电；访存时由 quad 管理器以 4 线程而非 12 线程的细粒度切换。所有访存经 MMU 做虚实地址转换。
• 分块流程：先完成全部几何处理，为每个瓦片建立多边形列表；再逐瓦片光栅化与着色，结果写在片上瓦片内存（瓦片 16×16 像素），完成后经 L2 写回外部内存。顶点着色器拆成位置着色（分箱只需位置）和分块后按需执行的varying 着色，节省带宽；分层分箱器使分箱内存占用更小更可预测，不再与图元大小成正比。几何与下一帧的分块可与当前帧像素处理并行，意味着可能有更多延迟。第一个分块架构是 Pixel-Planes 5。
• 像素本地存储 (PLS)：像素着色器可读帧缓冲颜色实现自定义混合，并在瓦片内存中存任意固定大小的每像素数据，从而高效实现延迟着色：第一遍写 G 缓冲到 PLS，第二遍计算光照并累加到 PLS，第三遍算最终颜色，全程瓦片数据留在片上。
• 抗锯齿：按 4 采样旋转网格 (RGSS) 设计；过滤在瓦片离开 GPU 前完成，外部帧缓冲每像素只存一种颜色，只需把片上瓦片缓冲扩大 4 倍或用更小瓦片。可按批次在多重采样与超采样间切换（如 alpha 贴图的树用超采样），也支持 8× 和 16× MSAA。
• 事务消除：瓦片逐出时计算签名（校验和），下一帧签名相同就不写外部内存，对每帧只更新小部分画面的休闲游戏特别有用；sort-last 架构难以实现。智能合成把它用于 UI 合成。还大量使用时钟门控和电源门控。
• 纹理：ASTC、ETC 专用解压单元，压缩纹理以压缩形式存于缓存，读取时即时解压，增大有效缓存。
• 缺点：整个场景数据要先送 GPU 分块，处理后的几何要流出到内存；几何放大（几何着色器、曲面细分）会增加来回传输，Mali 上二者都由 GPU 软件实现，最佳实践指南建议永远不要用几何着色器。

NVIDIA Pascal（GTX 1080）

• SM：4 个处理块，每块 32 个 ALU（CUDA core），可同时执行 4 个 32 线程 warp；每块 8 个 LD/ST、8 个 SFU（正弦、余弦、以 2 为底的指数与对数、倒数、倒数平方根，并支持属性插值），寄存器文件每块 64 kB、每 SM 256 kB；共享指令缓存、各块有指令缓冲；warp 调度器每周期可派发两条 warp 指令；每 SM 两个 24 kB L1（推测是因为单个大 L1 需要更多读写端口）、8 个纹理单元。像素着色时 warp 调度器把 8 个 quad 组成 32 lane；可同时处理顶点、像素、图元等不同类型的 warp，零开销切换。（前代 Tesla 架构用记分板按 warp 类型、指令类型和"公平性"挑选最高优先级就绪 warp。）
• 多形引擎 (PM)：顶点获取、曲面细分、同时多投影（可用于高效 VR 渲染）、属性设置、流输出。光栅引擎：三角形设置（含背面剔除）、分层瓦片遍历、z 剔除，并把顶点属性转为平面方程供像素着色器高效求值。
• 层级：SM + PM = TPC；5 个 TPC 共享一个光栅引擎组成 GPC（像一个小 GPU）；GTX 1080 有 4 个 GPC，GigaThread 引擎全局分发线程块。合计 20 个 SM、2560 个 ALU、160 个纹理单元（峰值 277.3 Gtexels/s）。
• ROP 与内存：64 个 ROP，8 个一组连到一个 32 位内存控制器和 256 kB L2（共 2 MB）；每个 ROP 负责某一内存分区的像素。无损压缩模式：2:1（每瓦片存参考颜色并以更少位编码像素差）、4:1（差值更小、内容平滑时）、8:1（2×2 块常量颜色 4:1 与 2:1 结合），按 8:1 > 4:1 > 2:1 优先，全失败则不压缩。GDDR5X 10 GHz、256 位，峰值 320 GB/s。
• 算力：$2\cdot2560\cdot1733\text{ MHz}=8{,}872{,}960\text{ MFLOPS}\approx8.9\text{ TFLOPS}$（FMA 计为 2 次运算，1733 MHz 为加速频率）；1080 Ti 有 3584 个 ALU，12.3 TFLOPS。
• tiled caching：NVIDIA 长期是 sort-last fragment；Maxwell 起加入分箱器，几何按足够小的块处理，使变换后的几何和当前瓦片的帧缓冲都留在 L2 中。帧缓冲按广义棋盘格划分给各光栅引擎，三角形发给所有拥有重叠瓦片的引擎，按瓦片解决提交顺序问题，负载更均衡。
• 其他：复制引擎可独立执行 CPU-GPU 间 DMA 传输；Tesla P100 为计算配置（HBM2、4096 位、720 GB/s、原生 FP16）；1080 Ti 有 6 个 GPC，GTX 1070 为 1080 减一个 GPC，GTX 1050 为两个各含 3 个 SM 的 GPC——独立功能单元方便做产品系列。

AMD GCN Vega

• 计算单元 (CU)：4 个 16 lane 的 SIMD 单元，每个执行 64 线程的 wavefront，一条指令需 4 个周期完成发射；每 CU 每周期 64 次单精度运算，FP16 吞吐翻倍（两个 FP16 打包进一个 32 位寄存器）。每 SIMD 64 kB 寄存器，即每线程 $65536/(4\cdot64)=256$ 个寄存器；每个指令缓冲可容纳 10 个 wavefront，CU 共 40 个即 2560 线程。标量单元（64 位，标量寄存器每 SIMD 800 个，共 12.5 kB）处理控制流、指针运算等 warp 内共享计算，每 SIMD 一个 48 位共享程序计数器。
• 前端：图形命令处理器、2 个硬件调度器 (HWS)、8 个异步计算引擎 (ACE)，加 DMA 引擎，可并行提交，不同队列的任务交错执行；ACE 可组成任务图互相依赖。建议把较小的计算和复制任务与较重的图形任务交错。
• Vega 10：4 条图形管线、4 个计算引擎，每个 16 CU，共 64 CU。图形管线含几何引擎（支持更灵活、更快剔除的图元着色器）和 DSBR（绘制流分箱光栅器）：结合 sort-middle 与 sort-last 的优点，图元分配到瓦片，光栅化时瓦片数据留在 L2，像素着色可自动推迟到瓦片内全部几何处理完，相当于在底层做了 z-prepass、每像素只着色一次（透明几何需关闭）。
• CDB（颜色深度块）：颜色、深度、模板读写与混合；增量压缩以瓦片中一个像素颜色为基准，瓦片大小按访问模式动态选择，256 字节瓦片最高 8:1；压缩的颜色缓冲作为纹理时由纹理单元解压。光栅器每周期最多 4 个图元，CDB 每周期写 16 像素，小于 16 像素的三角形降低效率；HiZ 缓冲 HTILE 可由开发者编程（如输入遮挡信息）。
• HBCC：让显存（HBM2）像末级缓存一样工作，未命中时自动经 PCIe 取系统内存页并换出较久未用的页；HBM2 与系统内存的共享池称 HBCC 内存段。所有图形块经 L2 访存，支持虚拟内存。片上模块通过一致的 Infinity Fabric 互连。
• 算力：$2\cdot4096\cdot1677\text{ MHz}\approx13.7\text{ TFLOPS}$。